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課程資訊
開課日期
2025-09-18
學習時程
09/18(四),09:30-16:30
上課時間
週四
上課時段
上午,下午
適用對象
從事記憶體與晶片技術之工程師、研發人員。
課程特色
為提高最先端AI/HPC系統層級性能，透過Si/Organic interposer和Si bridge的微細配線，將HBM與GPU/CPU side-by-side連接的“2.5D integration”大規模開發的進展受到期待。元件性能的提升體現在使用TSV進行記憶體晶片3D堆疊所實現的寬頻帶HBM等技術中。未來，為了應對各種產品用途的邏輯元件高性能化、新型元件的time-to-market設計、開發成本效益提升的市場需求，需要將具有不同功能的專用晶片進行3D堆疊連接，從而實現3D-SoC元件的性能提升。因此，3D堆疊連接的微細化已接近晶片層的多層接線(BEOL)，本課題將闡述3D堆疊連接過程，並概述未來開發中的關鍵主軸。
詳細內容
一、Latest device packaging to improve system level performance
二、Chiplet integration to aggregate different tiny functional chips with different process nodes
三、2.5D/3.5D integration on Si/Organic interposer and use of Si bridge
四、Fundamentals of basic process technologies for 3D chiplet integration
4-1 - Logic-on-memory chip stacked SoC using RDL, micro-bumping
4-2 - TSV, Hybrid bonding (W2W, CoW),
4-3 - Pitch scaling of 3D chip stacking
五、Closing and Q&A
二、Chiplet integration to aggregate different tiny functional chips with different process nodes
三、2.5D/3.5D integration on Si/Organic interposer and use of Si bridge
四、Fundamentals of basic process technologies for 3D chiplet integration
4-1 - Logic-on-memory chip stacked SoC using RDL, micro-bumping
4-2 - TSV, Hybrid bonding (W2W, CoW),
4-3 - Pitch scaling of 3D chip stacking
五、Closing and Q&A
師資介紹
東芝記憶體、東芝(株)退役專家
【上課方式】
台北+台南+線上
【課程優惠規則說明】
報名1位6615元/每人
報名2位6300元/每人
報名3位5985元/每人
※參加線上視訊，限3位以上團報。
※額外加價630元，升級彩色版講義。
報名1位6615元/每人
報名2位6300元/每人
報名3位5985元/每人
※參加線上視訊，限3位以上團報。
※額外加價630元，升級彩色版講義。
備註
※如有疑問請留下資料由專人與您聯繫。
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