系統層級之高速訊號完整性佈線理論與實務

開課日期:2024-06-15 課程費用:線上洽詢
上課時間:週六 / 上午,下午 學習時程:12
上課地點: 新竹市東區光復路二段295號3樓之2 map
適用對象:
1.具備電機電子工程相關科系背景且未來想踏入SI/PI領域的學習者。
2.適合高頻通訊、高速連...看完整
適合職務:
收藏課程
課程特色
下一世代系統級電路設計人員不僅需要具備優質的電路設計能力,加上高速介面的快速迭代與各種新的互連技術被提出,還必需對高速訊號完整性議題有所瞭解,像是阻抗控制不佳導致的訊號反射(impedance mismatch)、低損耗高頻高速材料的選用,以及如何在有限空間內的進行耦合干擾控制等,正因諸多新議題的出現,使得具備高速訊號完整性的設計能力將是未來EE/SI/layout相關人員所必備的專業技能!
詳細內容
【課程簡介】
本課程從SI角度出發,帶領學員複習SI基礎理論,接著利用SI模擬過程與分析結果來講解layout的優化流程,讓學員從中學習高速訊號佈局該注意的地方,講師更結合Cadence SI tool(Clarity, PowerSI, PowerDC, OptimizePI)來進行實務操作,帶領學員提前找出並排除常見的問題,提升線路設計的品質與效率。
 
【課程大綱】
1.回顧SI基礎理論(Review of Signal Integrity Basic Theory)
2.單端與差動訊號對SI影響(Single-End and Differential Scheme)           
3.鍍穿孔對SI影響(Big Contribution-Via)
4.點對點高速介面傳輸(Point-Point Topology)
5.並行傳輸連接拓撲(Parallel Bus)
6.實務案例分享與討論(Q&A)
師資介紹
工研院特聘業界講師(學員好評推薦,問卷滿意度高達4.6以上)
專長:訊號完整性/電源完整性模擬分析、高頻探針座測試
現任:國內網通大廠 訊號完整性設計部 技術主任
報名方式
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