09S309 Verilog FPGA數位電路設計實習模擬(LAB)

開課日期:2020-03-07 課程費用:20000
上課時間:週六 / 上午,下午 學習時程:35小時
上課地點: 新竹市光復路二段101號 map
適用對象:
大專以上電子、電機、資工等相關科系,具備有數位電路設計基礎者選修。
收藏課程
課程特色
Verilog硬體描述語言(HDL: Hardware Description Language)的設計理念在FPGA數位電路設計、超大型積體電路設計(VLSI)、及系統晶片(SOC)設計上均扮演著非常重要的角色,是軟硬體工程師在職場上必備的工具。

本課程的特色在於由淺而深、循序漸近的探討 Verilog HDL的設計理念,並搭配精彩而簡易的設計範例,實際的在Cadence Verilog 電路模擬軟體及FPGA硬體板上徹底的實習數位電路設計。
詳細內容
本課程的最大目標是使學習者能夠快速的入門、快速的活用、具體的學習到Verilog HDL的設計技巧及經驗,以便增強在職場上的競爭力。
 
師資介紹
鄭羽熙 博士 學歷:台灣大學電機博士 專長:GPU平行處理、H.264及SOC晶片設計、電腦3D繪圖
報名方式
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