CPI (chip-package integration) co-design

開課日期:2019-07-30 課程費用:6000
上課時間:週五,週六 / 上午,下午 學習時程:21
上課地點: 新竹市大學路1001號工四館 map
適用對象:
電子電機相關產業從業人員
收藏課程
課程特色
IC佈局從業人士可經由本課程學習到SIP(system-in-package) planning, partition layout,驗證偵錯、判讀與修正,加快佈局速度。
詳細內容

1.semi package/assembly/testing(OSAT) industry supply-chain

2.mature package:

- categories;

- chip interconnect

- CAE simulation

- failure analysis

3.advanced package:

- structure scaling & formafactor

- WLP(wafer-level package)

- SiP(system in package)

- 3D/vertical stacking

- panel-level package

4.CPI(chip-package-substrate integration) challenges

- heterogeneous integration (functionality)  

- more-IOs (smaller pitch) & new material/process/scheme (e.g. embedded-cavity, eMIB, ...)

- wide-IO (data-bandwidth, PI/SI/high-speed)

- testing challenges

- case study: SIP/3DIC for IoT1.0 => xIoT2.0 migration.

5. chip-package-board codesign

- system top-down flows

- 2D eCAD and cross-domain issues

- SiP/3DIC design flows (e.g. Zuken DesignForce)

- codesign practices (e.g. Zuken video): interface, format,
  semi-auto route, DRC/DFM/EMI, etc

      - case examples.
師資介紹

傅宗民 先生

現職:沅顧科技有限公司資深顧問

經歷:

沅顧科技有限公司/Founder&資深顧問

˙ITRI,MIRDC,STPIC,QSTSKING

格芯/FAE manager 2015~2018

˙design enablement,工藝/IP/應用(CMOS,HV-PMIC,DDI,sensor,SiGe,SOI,CPI)

高通/Sr.staff 2013~2015

˙wafer-buy foundry contact (AP,RF, PMIC).

台積電/副理 1999~2013

˙製程工藝,產品良率工程,EDA/設計流程.

 

專長:半導體工藝/IP/設計/應/供應鏈生態系ecosystem;

IP/晶圆/封装codesign協同設計策略.
報名方式
如您對本課程有興趣,或需相關諮詢,請於下方留下您的聯絡資訊,我們將派專人與您聯繫,為您安排上課事宜,或回覆問題,感謝您!
備註
課程時間:週二PM18:30~21:30 及 週六 AM9:00~17:30

報名網址:https://submic.ee.nctu.edu.tw/curriculum/curriculum.php?Sn=710

★工業局補助課程
.6,000元 備註:一般身份:學員自付6,000元,工業局補助6,000 元
.3,600元 備註:特殊身份優惠:身心障礙、原住民、低收入或中堅企業員工須檢附證明文件,學員自付3,600元,工業局補助8,400元
中堅企業名單查詢:https://www.mittelstand.org.tw/

本課程應配合事項:
*1:核發「結訓證書」依據為出席率8成以上(依據簽到退表資料)
*2:「課程測驗」評量分數60分以上,以是非或選擇題方式進行。

*3:須填交「學員基本資料表」並簽署「個人資料提供同意書」
*4:結訓學員應配合經濟部工業局培訓後電訪調查
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